MissChick3n
2021-06-22T13:17:55+00:00
看近期这里满地喷海思14nm+14nm实现7nm的帖子
只有一个感觉，NGA的废物们是真的离谱，明明对半导体领域一窍不通却都肆意的大放厥词
真是对这个论坛越来越失望感到恶心了
自媒体也都是一如既往的恶心，吃这种流量馒头真的不会良心有愧吗？
以下是尽量科普的论述：
所谓14nm+14nm优化成7nm的水准，目前业界唯一接近可能的商业实现的方法叫3D IC，注意这里是依赖Hybird bonding技术实现的3D IC而不是intel/TSMC等搞的chiplet方向的3D package，这两者看起来思路很像但是实现难度不可同日而语，对芯片的性能提升也完全不在一个量级。
这技术是不是新的？不是的
对于CIS芯片，也就是你们手机里用的CMOS image sensor摄像头,Hybird bonding工艺早就被索尼大规模的应用了，即Circuit部分和Pixel部分分别在两片不同的Wafer上做出来,然后通过高密度的Hybird Via键合在一起实现连接
业界第一个将其大规模应用的CIS以外芯片的公司，是武汉的长江存储，他们将这叫做Xtacking,即将3D NAND Cell Array部分和Peri控制逻辑部分分开在不同的wafer上做出来，再通过超高密度的Hybird Via键合实现连接，长江存储的这种实现方法难度非常非常高，因为其要求极高的Hybird Via密度才能做到，难度远超过CIS芯片。而成功实现的优点也不言而喻，可以用更先进的逻辑工艺节点来做Peri部分以更加轻松的实现更高的IO速度，可以实现极高的存储密度，可以Array和Peri分开研发以加快产品迭代速度
那么回头去看什么是所谓的14nm CPU/7nm CPU？是不是也可以分成IO，Peri，SRAM等不同的模块？而众所周知SRAM是一个SOC里最难做也最占面积的部分，是不是可以将SRAM单独拆出来在一个晶圆做，其它逻辑部分在另一个晶圆做，再键合在一起呢？
如果能做到，那相当于至少将晶体管密度翻倍了，大概就是媒体写出来的所谓14nm+14nm=7nm的逻辑来源吧
甚至于，可不可以将CPU部分和DRAM内存直接通过bonding技术集成在一个Die里，进而略去各类DDR接口等来大幅度提高内存读写性能呢，这个也是目前业界正在紧密研发的技术方向了
说了那么多好处，这种技术的缺点是什么呢？
首先就是工艺复杂度，包括设计上的和工艺实现上的，这种技术是真的很难做
一个是良率，打个简单的比喻，一个Die的良率是90%另一个Die也是90%，即使忽略掉键合本身的良率损失两片wafer bonding后的良率就可能只有80%,简单的乘法，换句话说就是成本很高
另外一个是发热，导致实际的效能很难做到理论的提升
再其他的我也懒得多说，反正目前业界对这一块研究的不少，海思应该也确实很早就开始对这一块研发布局了，但是实际进度我不是海思的也不了解
但是从其在3D NAND的成功投入使用来看，目前全球所有的3D NAND厂商都有在开始对这部分进行研究，这确实是一个未来超越摩尔定律(beyond the moore)的重要方向也是一个最有可能的方向了，我只代表我个人表示对这个技术前景的乐观，也许20年后继续保持芯片工艺水准提升真的只能依靠这条路的
就说这么多了，不知道这里现在还有多少人会愿意看了，但是真的希望你们既然号称精英论坛，那么对一个东西发表你们评价的时候也请保持一个最基础的技术尊重，而不是脑门一拍就肆意口出妄言，这在任何一个行业都是不好的吧，不是吗？
只有一个感觉，NGA的废物们是真的离谱，明明对半导体领域一窍不通却都肆意的大放厥词
真是对这个论坛越来越失望感到恶心了
自媒体也都是一如既往的恶心，吃这种流量馒头真的不会良心有愧吗？
以下是尽量科普的论述：
所谓14nm+14nm优化成7nm的水准，目前业界唯一接近可能的商业实现的方法叫3D IC，注意这里是依赖Hybird bonding技术实现的3D IC而不是intel/TSMC等搞的chiplet方向的3D package，这两者看起来思路很像但是实现难度不可同日而语，对芯片的性能提升也完全不在一个量级。
这技术是不是新的？不是的
对于CIS芯片，也就是你们手机里用的CMOS image sensor摄像头,Hybird bonding工艺早就被索尼大规模的应用了，即Circuit部分和Pixel部分分别在两片不同的Wafer上做出来,然后通过高密度的Hybird Via键合在一起实现连接
业界第一个将其大规模应用的CIS以外芯片的公司，是武汉的长江存储，他们将这叫做Xtacking,即将3D NAND Cell Array部分和Peri控制逻辑部分分开在不同的wafer上做出来，再通过超高密度的Hybird Via键合实现连接，长江存储的这种实现方法难度非常非常高，因为其要求极高的Hybird Via密度才能做到，难度远超过CIS芯片。而成功实现的优点也不言而喻，可以用更先进的逻辑工艺节点来做Peri部分以更加轻松的实现更高的IO速度，可以实现极高的存储密度，可以Array和Peri分开研发以加快产品迭代速度
那么回头去看什么是所谓的14nm CPU/7nm CPU？是不是也可以分成IO，Peri，SRAM等不同的模块？而众所周知SRAM是一个SOC里最难做也最占面积的部分，是不是可以将SRAM单独拆出来在一个晶圆做，其它逻辑部分在另一个晶圆做，再键合在一起呢？
如果能做到，那相当于至少将晶体管密度翻倍了，大概就是媒体写出来的所谓14nm+14nm=7nm的逻辑来源吧
甚至于，可不可以将CPU部分和DRAM内存直接通过bonding技术集成在一个Die里，进而略去各类DDR接口等来大幅度提高内存读写性能呢，这个也是目前业界正在紧密研发的技术方向了
说了那么多好处，这种技术的缺点是什么呢？
首先就是工艺复杂度，包括设计上的和工艺实现上的，这种技术是真的很难做
一个是良率，打个简单的比喻，一个Die的良率是90%另一个Die也是90%，即使忽略掉键合本身的良率损失两片wafer bonding后的良率就可能只有80%,简单的乘法，换句话说就是成本很高
另外一个是发热，导致实际的效能很难做到理论的提升
再其他的我也懒得多说，反正目前业界对这一块研究的不少，海思应该也确实很早就开始对这一块研发布局了，但是实际进度我不是海思的也不了解
但是从其在3D NAND的成功投入使用来看，目前全球所有的3D NAND厂商都有在开始对这部分进行研究，这确实是一个未来超越摩尔定律(beyond the moore)的重要方向也是一个最有可能的方向了，我只代表我个人表示对这个技术前景的乐观，也许20年后继续保持芯片工艺水准提升真的只能依靠这条路的
就说这么多了，不知道这里现在还有多少人会愿意看了，但是真的希望你们既然号称精英论坛，那么对一个东西发表你们评价的时候也请保持一个最基础的技术尊重，而不是脑门一拍就肆意口出妄言，这在任何一个行业都是不好的吧，不是吗？